本發(fā)明涉及集成電路設(shè)計(jì)和數(shù)據(jù)傳輸，特別是涉及一種具有全速無(wú)時(shí)鐘判決反饋均衡器(unclocked?decision?feedback?equalization，uc-dfe)的雙模模擬前端。
背景技術(shù)：
1、高速串行接口在進(jìn)行數(shù)據(jù)傳輸時(shí)，信道存在的衰減會(huì)導(dǎo)致高頻分量衰減大于低頻分量，影響信號(hào)完整性，導(dǎo)致眼圖閉合并最終影響誤碼率。為實(shí)現(xiàn)無(wú)誤碼傳輸，高速串行接口收發(fā)機(jī)中需要加入均衡電路補(bǔ)償信道衰減，如發(fā)射機(jī)前饋均衡器(ffe)、接收機(jī)ctle、dfe。其中實(shí)現(xiàn)dfe需要滿足第一抽頭時(shí)序，即信號(hào)采樣判決到抽頭最后產(chǎn)生電流反饋到求和器進(jìn)行求和的總延遲要小于最高速數(shù)據(jù)率的1個(gè)單位時(shí)間間隔(ui)。隨著數(shù)據(jù)率提升，第一抽頭時(shí)序愈發(fā)緊張。另外，對(duì)于pam4信號(hào)，比較器、抽頭數(shù)量均增加三倍，對(duì)dfe帶寬和功耗帶來(lái)挑戰(zhàn)。
2、為解決這一問(wèn)題，dfe出現(xiàn)了多種改進(jìn)方式，如半速、四分之一速架構(gòu)、投機(jī)型dfe、軟判決dfe等，但對(duì)于32g奈奎斯特頻率信號(hào)，一個(gè)ui約為15ps，動(dòng)態(tài)比較器、數(shù)字選擇器、d觸發(fā)器等電路帶來(lái)的clk-q延時(shí)已不能滿足該數(shù)據(jù)率要求。
3、需要說(shuō)明的是，在上述背景技術(shù)部分公開(kāi)的信息僅用于對(duì)本申請(qǐng)的背景的理解，因此可以包括不構(gòu)成對(duì)本領(lǐng)域普通技術(shù)人員已知的現(xiàn)有技術(shù)的信息。
技術(shù)實(shí)現(xiàn)思路
1、本發(fā)明的主要目的在于克服上述背景技術(shù)中存在的缺陷，提供一種具有全速無(wú)時(shí)鐘判決反饋均衡器的雙模模擬前端。
2、為實(shí)現(xiàn)上述目的，本發(fā)明采用以下技術(shù)方案：
3、一種具有全速無(wú)時(shí)鐘判決反饋均衡器的雙模模擬前端，包括：
4、端接阻抗匹配網(wǎng)絡(luò)，配置為對(duì)輸入信號(hào)進(jìn)行寬帶阻抗匹配與靜電保護(hù)；
5、線性處理鏈路，連接至所述端接阻抗匹配網(wǎng)絡(luò)的輸出端，包括依次級(jí)聯(lián)的連續(xù)時(shí)間線性均衡器(ctle)和可變?cè)鲆娣糯笃?vga)，用于補(bǔ)償信道衰減并擴(kuò)展信號(hào)帶寬；
6、全速無(wú)時(shí)鐘判決反饋均衡器(uc-dfe)，連接至所述線性處理鏈路的輸出端，包括：求和器，用于將所述線性處理鏈路的輸出信號(hào)與反饋抽頭信號(hào)進(jìn)行疊加；靜態(tài)比較器，連接至所述求和器的輸出端，配置為對(duì)疊加后的信號(hào)進(jìn)行高速電平判決；延時(shí)單元，連接至所述靜態(tài)比較器的輸出端，用于生成延時(shí)后的判決反饋信號(hào)；反饋抽頭，包括離散時(shí)間(dt)抽頭和無(wú)限脈沖響應(yīng)(iir)抽頭，分別將所述延時(shí)單元的輸出信號(hào)注入所述求和器，其中所述dt抽頭提供即時(shí)反饋信號(hào)，所述iir抽頭通過(guò)電阻電容退化生成長(zhǎng)期反饋信號(hào)；
7、信號(hào)輸出模塊，連接至所述uc-dfe的輸出端，配置為將均衡后的信號(hào)轉(zhuǎn)換為目標(biāo)編碼格式并輸出。
8、本發(fā)明具有如下有益效果：
9、本發(fā)明通過(guò)全速無(wú)時(shí)鐘判決反饋均衡器(uc-dfe)架構(gòu)的創(chuàng)新設(shè)計(jì)，解決了傳統(tǒng)判決反饋均衡器在高數(shù)據(jù)率下因時(shí)序緊張導(dǎo)致的性能瓶頸問(wèn)題，具體體現(xiàn)為采用無(wú)時(shí)鐘控制的模擬比較器與延時(shí)單元直接處理信號(hào)，避免了動(dòng)態(tài)比較器和數(shù)字邏輯的時(shí)鐘同步延遲，從而在128gbps?pam4及64gbps?nrz雙模編碼下實(shí)現(xiàn)高效均衡。進(jìn)一步地，通過(guò)互補(bǔ)電流模邏輯(cml)結(jié)構(gòu)替代傳統(tǒng)設(shè)計(jì)，顯著提升了模擬前端的電源抑制比、噪聲性能及多級(jí)串聯(lián)電路的共模穩(wěn)定性，并結(jié)合擺幅增強(qiáng)技術(shù)擴(kuò)大信號(hào)幅度以改善信噪比。延時(shí)單元在第二抽頭(iir抽頭)鏈中插入兩級(jí)無(wú)電感峰化結(jié)構(gòu)，隔離第一抽頭(dt抽頭)信號(hào)與rc退化電路，確保反饋時(shí)序的可靠性。此外，端接阻抗匹配網(wǎng)絡(luò)采用t型線圈與可調(diào)電阻陣列優(yōu)化寬帶阻抗匹配，配合ctle與vga的源極退化調(diào)節(jié)及頻帶擴(kuò)展技術(shù)，使系統(tǒng)在24db信道衰減下仍能恢復(fù)出顯著優(yōu)于參考設(shè)計(jì)的眼圖質(zhì)量(如128gbps?pam4眼高86mv、眼寬7.48ps)，綜合性能在非先進(jìn)工藝條件下實(shí)現(xiàn)數(shù)據(jù)率與均衡能力的雙重突破，為高速串行接口應(yīng)對(duì)復(fù)雜信道環(huán)境提供了高可靠性的解決方案。
10、本發(fā)明實(shí)施例中的其他有益效果將在下文中進(jìn)一步述及。
1.一種具有全速無(wú)時(shí)鐘判決反饋均衡器的雙模模擬前端，其特征在于，包括：
2.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述端接阻抗匹配網(wǎng)絡(luò)包括：
3.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述連續(xù)時(shí)間線性均衡器(ctle)采用互補(bǔ)電流模邏輯(cml)源極退化結(jié)構(gòu)，通過(guò)調(diào)節(jié)源極退化電阻電容陣列控制均衡能力，并利用電感展寬頻帶。
4.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述可變?cè)鲆娣糯笃?vga)在源極退化電阻上并聯(lián)電容以產(chǎn)生額外零點(diǎn)，并采用負(fù)耦合系數(shù)t型線圈提升帶負(fù)載能力與帶寬。
5.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述延時(shí)單元包括：
6.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述無(wú)限脈沖響應(yīng)(iir)抽頭通過(guò)rc退化電路生成長(zhǎng)期反饋信號(hào)，替代傳統(tǒng)多抽頭判決反饋均衡器的均衡功能。
7.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述求和器包括：
8.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述信號(hào)輸出模塊包括：
9.根據(jù)權(quán)利要求1所述的雙模模擬前端，其特征在于，所述模擬前端整體采用擺幅增強(qiáng)技術(shù)，通過(guò)互補(bǔ)cml結(jié)構(gòu)提升信號(hào)幅度及信噪比。