本技術(shù)涉及rram（?resistive?random-access?memory，阻變隨機(jī)存取存儲(chǔ)器，也稱為憶阻器）測(cè)試，尤其涉及一種rram的測(cè)試方法、裝置及系統(tǒng)。

背景技術(shù)：

1、現(xiàn)有技術(shù)的憶阻器是一種具有?“記憶”?功能的電阻器件，其阻值會(huì)隨通過的電流大小和方向發(fā)生改變，且斷電后阻值保持不變。這一特性與生物神經(jīng)元之間突觸的可塑性高度相似。憶阻器則通過改變阻值，模擬突觸權(quán)重的動(dòng)態(tài)調(diào)整與存儲(chǔ)，并通過物理特性直接影響神經(jīng)網(wǎng)絡(luò)的容量，比如神經(jīng)元數(shù)量、突觸規(guī)模、復(fù)雜度。其中，所模擬突觸的權(quán)重與上述神經(jīng)網(wǎng)絡(luò)的權(quán)重相對(duì)應(yīng)。對(duì)此，現(xiàn)有技術(shù)要實(shí)現(xiàn)一個(gè)有1024m的容量，若要處理更大規(guī)模的神經(jīng)網(wǎng)絡(luò)，則需要多個(gè)芯片拼接，集成一起。如此，使用的芯片較多，空間占用較大。

技術(shù)實(shí)現(xiàn)思路

1、本技術(shù)提供一種rram的測(cè)試方法、裝置及系統(tǒng)。

2、本技術(shù)提供一種rram的測(cè)試方法，用于測(cè)試板；該測(cè)試板包含按照b行和w列排列的憶阻器陣列、以及fpga，所述rram的測(cè)試方法包括：

3、上位機(jī)顯示rram的當(dāng)前測(cè)試的參數(shù)設(shè)置界面；所述參數(shù)設(shè)置界面顯示的待輸入?yún)?shù)；接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)以及用戶輸入的待測(cè)試憶阻器的地址，生成并發(fā)送上位機(jī)指令；所述待測(cè)試憶阻器為所述憶阻器陣列中的一個(gè)或者多個(gè)憶阻器；

4、fpga按照所述上位機(jī)和fpga約定的寄存器協(xié)議，根據(jù)接收到所述上位機(jī)指令，產(chǎn)生所述待測(cè)試憶阻器的地址的驅(qū)動(dòng)信號(hào)；將所述驅(qū)動(dòng)信號(hào)給所述待測(cè)試憶阻器；接收所述待測(cè)試憶阻器的回流信號(hào)，進(jìn)行當(dāng)前測(cè)試。

5、進(jìn)一步的，所述參數(shù)設(shè)置界面按照b行和w列排列顯示的開關(guān)陣列對(duì)應(yīng)的圖表，與所述憶阻器陣列中各憶阻器對(duì)應(yīng)；所述開關(guān)陣列是用于控制待測(cè)試憶阻器的開關(guān)；

6、所述接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)以及用戶輸入的待測(cè)試憶阻器的地址，包括：若檢測(cè)到用戶在所述圖表中的操作，則確定待測(cè)試憶阻器的地址；其中，在所述圖表中框選待測(cè)試憶阻器的地址的同時(shí)，自動(dòng)填充于所述參數(shù)設(shè)置界面內(nèi)的憶阻器輸入位置處。

7、進(jìn)一步的，所述若檢測(cè)到用戶在所述圖表中的操作，則確定待測(cè)試憶阻器的地址，包括：檢測(cè)到用戶在所述圖表選擇的第一位置，作為所述待測(cè)試憶阻器的框選區(qū)域的起始位置；將檢測(cè)到用戶沿所述選擇的第一位置移動(dòng)拉選到第二位置停止，作為所述待測(cè)試憶阻器的選擇區(qū)域的結(jié)束位置；將所述起始位置與所述結(jié)束位置之間所框選的區(qū)域內(nèi)的憶阻器的地址，作為待測(cè)試憶阻器的地址；

8、或者，

9、將檢測(cè)到用戶在所述圖表中逐個(gè)選擇的位置，作為所述待測(cè)試憶阻器的地址。

10、進(jìn)一步的，所述參數(shù)設(shè)置界面按照b行和w列排列顯示的開關(guān)陣列對(duì)應(yīng)的圖表，與所述憶阻器陣列中各憶阻器對(duì)應(yīng)；所述開關(guān)陣列是用于控制待測(cè)試憶阻器的開關(guān)；

11、所述接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)以及用戶輸入的待測(cè)試憶阻器的地址，包括：從本地獲取所述待測(cè)試憶阻器的地址；將所述待測(cè)試憶阻器的地址，自動(dòng)導(dǎo)入并填充于所述參數(shù)設(shè)置界面內(nèi)的憶阻器輸入位置處，并對(duì)應(yīng)顯示于所述圖表中的選擇區(qū)域。

12、進(jìn)一步的，所述參數(shù)設(shè)置界面按照b行和w列排列顯示的圖表，與所述憶阻器陣列中各憶阻器對(duì)應(yīng)；

13、所述接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)以及用戶輸入的待測(cè)試憶阻器的地址，包括：接收用戶在所述參數(shù)設(shè)置界面內(nèi)的憶阻器輸入位置中輸入的待測(cè)試憶阻器的地址；所述待測(cè)試憶阻器的地址，對(duì)應(yīng)顯示于所述圖表中的選擇區(qū)域。

14、進(jìn)一步的，所述上位機(jī)顯示rram的當(dāng)前測(cè)試的參數(shù)設(shè)置界面，包括：上位機(jī)接收到從多種憶阻器測(cè)試中選擇的當(dāng)前測(cè)試，顯示所述當(dāng)前測(cè)試的參數(shù)設(shè)置界面；所述多種憶阻器測(cè)試包括集成于所述上位機(jī)的讀寫測(cè)試、權(quán)值調(diào)制、識(shí)別測(cè)試以及多功能測(cè)試中的兩種以上。

15、進(jìn)一步的，在所述進(jìn)行當(dāng)前測(cè)試之后，所述方法還包括：在接收到切換到下一測(cè)試的參數(shù)設(shè)置界面，作為本次測(cè)試的參數(shù)設(shè)置界面時(shí)，若檢測(cè)到上一測(cè)試存在保存數(shù)據(jù)，則提取能夠使用到本次測(cè)試的保存數(shù)據(jù)，自動(dòng)填充于本次測(cè)試的參數(shù)設(shè)置界面內(nèi)；其中，所述保存數(shù)據(jù)是指上一測(cè)試結(jié)束時(shí)保存的數(shù)據(jù)；所述使用到本次測(cè)試的保存數(shù)據(jù)包含待測(cè)試憶阻器的地址。

16、進(jìn)一步的，所述當(dāng)前測(cè)試包括識(shí)別測(cè)試時(shí)，所述接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)，包括：接收到批量導(dǎo)入指令；根據(jù)所述批量導(dǎo)入指令，從本地導(dǎo)入?yún)?shù)數(shù)據(jù)；所述參數(shù)數(shù)據(jù)包括橫壓參數(shù)數(shù)據(jù)和脈寬參數(shù)數(shù)據(jù)。

17、進(jìn)一步的，所述測(cè)試板包含控制電路；所述控制電路包括數(shù)字模擬轉(zhuǎn)換器dac芯片及模擬數(shù)字轉(zhuǎn)換器adc芯片；所述按照所述上位機(jī)和fpga約定的寄存器協(xié)議，根據(jù)接收到所述上位機(jī)指令，產(chǎn)生所述待測(cè)試憶阻器的地址的驅(qū)動(dòng)信號(hào)；將所述驅(qū)動(dòng)信號(hào)給所述待測(cè)試憶阻器；接收所述待測(cè)試憶阻器的回流信號(hào)，進(jìn)行當(dāng)前測(cè)試，包括：按照所述上位機(jī)指令產(chǎn)生用戶所需要的字線wl控制線的任意電壓數(shù)據(jù)；所述任意電壓數(shù)據(jù)包括任意電壓值或任意電壓曲線，通過驅(qū)動(dòng)所述dac芯片的方式給到rram芯片的wl管腳；并且，按照所述上位機(jī)指令產(chǎn)生用戶所需要的位線bl電壓數(shù)據(jù)；所述電壓數(shù)據(jù)包括電壓值或電壓曲線，通過驅(qū)動(dòng)所述dac芯片和開關(guān)的方式給到rram芯片的bl管腳和/或源線sl管腳；按照所述上位機(jī)指令產(chǎn)生用戶所需要的bl管腳和/或sl管腳的電壓數(shù)據(jù)，通過驅(qū)動(dòng)開關(guān)和所述adc芯片的方式讀回電流值。

18、本技術(shù)提供一種rram的測(cè)試方法，應(yīng)用于如上述所述的rram的測(cè)試方法中的上位機(jī)，包括：顯示rram當(dāng)前測(cè)試的參數(shù)設(shè)置界面；所述參數(shù)設(shè)置界面顯示的待輸入?yún)?shù)；

19、接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)以及用戶輸入的待測(cè)試憶阻器的地址，生成并發(fā)送上位機(jī)指令；所述待測(cè)試憶阻器為測(cè)試板中按照b行和w列排列的憶阻器陣列中的一個(gè)或者多個(gè)憶阻器，以使fpga按照所述上位機(jī)和fpga約定的寄存器協(xié)議，根據(jù)接收到所述上位機(jī)指令，產(chǎn)生所述待測(cè)試憶阻器的地址的驅(qū)動(dòng)信號(hào)；將所述驅(qū)動(dòng)信號(hào)給所述待測(cè)試憶阻器；接收所述待測(cè)試憶阻器的回流信號(hào)，進(jìn)行當(dāng)前測(cè)試。

20、本技術(shù)提供一種rram的測(cè)試裝置，用于實(shí)現(xiàn)如上述所述的rram的測(cè)試方法，所述rram的測(cè)試裝置，包括：顯示rram當(dāng)前測(cè)試的參數(shù)設(shè)置界面；所述參數(shù)設(shè)置界面顯示的待輸入?yún)?shù)；

21、接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)以及用戶輸入的待測(cè)試憶阻器的地址，生成并發(fā)送上位機(jī)指令；所述待測(cè)試憶阻器為測(cè)試板中按照b行和w列排列的憶阻器陣列中的一個(gè)或者多個(gè)憶阻器，以使fpga按照所述上位機(jī)和fpga約定的寄存器協(xié)議，根據(jù)接收到所述上位機(jī)指令，產(chǎn)生所述待測(cè)試憶阻器的地址的驅(qū)動(dòng)信號(hào)；將所述驅(qū)動(dòng)信號(hào)給所述待測(cè)試憶阻器；接收所述待測(cè)試憶阻器的回流信號(hào)，進(jìn)行當(dāng)前測(cè)試。

22、本技術(shù)提供一種rram的測(cè)試系統(tǒng)，包括：測(cè)試板，包含按照b行和w列排列的憶阻器陣列；

23、上位機(jī)，用于顯示rram的當(dāng)前測(cè)試的參數(shù)設(shè)置界面；所述參數(shù)設(shè)置界面顯示的待輸入?yún)?shù)；接收針對(duì)所述待輸入?yún)?shù)輸入的參數(shù)數(shù)據(jù)以及用戶輸入的待測(cè)試憶阻器的地址，生成并發(fā)送上位機(jī)指令；所述待測(cè)試憶阻器為所述憶阻器陣列中的一個(gè)或者多個(gè)憶阻器；

24、fpga，用于按照所述上位機(jī)和fpga約定的寄存器協(xié)議，根據(jù)接收到所述上位機(jī)指令，產(chǎn)生所述待測(cè)試憶阻器的地址的驅(qū)動(dòng)信號(hào)；將所述驅(qū)動(dòng)信號(hào)給所述待測(cè)試憶阻器；接收所述待測(cè)試憶阻器的回流信號(hào)，進(jìn)行當(dāng)前測(cè)試。

25、進(jìn)一步的，所述fpga中的fpga驅(qū)動(dòng)包括處理系統(tǒng)ps端和與所述ps端連接的可編程邏輯pl端，所述ps端與所述上位機(jī)連接，用于所述ps端與所述上位機(jī)進(jìn)行通信以及寄存器存儲(chǔ)指令的功能；所述pl中的各個(gè)模塊通過讀取rram中的數(shù)據(jù)，驅(qū)動(dòng)對(duì)應(yīng)的硬件模塊；

26、進(jìn)一步的，所述fpga驅(qū)動(dòng)包括可編程邏輯pl端，所述pl端與所述上位機(jī)連接，用于所述pl端與所述上位機(jī)進(jìn)行通信、寄存器存儲(chǔ)指令的功能以及所述pl中的各個(gè)模塊通過讀取rram中的數(shù)據(jù)，驅(qū)動(dòng)對(duì)應(yīng)的硬件模塊。

27、進(jìn)一步的，所述fpga中的fpga驅(qū)動(dòng)包括處理系統(tǒng)ps端和與所述ps端連接的可編程邏輯pl端，所述上位機(jī)，還用于將所述待輸入?yún)?shù)按照寄存器協(xié)議，轉(zhuǎn)換成十六進(jìn)制指令通過網(wǎng)口傳輸給fpga的ps端；所述ps端將數(shù)據(jù)存儲(chǔ)在rram中等待pl端讀取；所述pl端讀取所述ps端存儲(chǔ)在rram中的數(shù)據(jù)，并回傳給所述上位機(jī)的數(shù)據(jù)；所述pl端讀取到數(shù)據(jù)后，根據(jù)所述上位機(jī)指令包含的fpga約定的寄存器協(xié)議，驅(qū)動(dòng)對(duì)應(yīng)的dac芯片和adc芯片，并將所述fpga約定的寄存器協(xié)議存儲(chǔ)在rram陣列中。

28、進(jìn)一步的，所述憶阻器陣列具有記憶作用；所述記憶作用用于表示所述憶阻器陣列的電導(dǎo)值被設(shè)置成功后，斷電不會(huì)丟失；所述fpga，用于將用戶輸入的圖像轉(zhuǎn)換成電壓信號(hào)，施加到所述憶阻器陣列的目標(biāo)端，得到所述目標(biāo)端讀到的電流值；所述電流值用于反映運(yùn)算結(jié)果；將所述運(yùn)算結(jié)果傳給上位機(jī)或者驅(qū)動(dòng)制動(dòng)裝置做出響應(yīng)。

29、本技術(shù)提供一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)，其上存儲(chǔ)有程序，該程序被處理器執(zhí)行時(shí)，實(shí)現(xiàn)如上任一項(xiàng)所述的方法。

30、本技術(shù)提供一種計(jì)算機(jī)程序產(chǎn)品，包括計(jì)算機(jī)程序/指令，該計(jì)算機(jī)程序/指令被處理器執(zhí)行時(shí)實(shí)現(xiàn)如上任一項(xiàng)所述的方法。

31、在一些實(shí)施例中，本技術(shù)的rram的測(cè)試方法，控制上位機(jī)、fpga及包含按照b行和w列排列的憶阻器陣列的測(cè)試板。fpga按照上位機(jī)和fpga約定的寄存器協(xié)議，根據(jù)接收到上位機(jī)指令，產(chǎn)生待測(cè)試憶阻器的地址的驅(qū)動(dòng)信號(hào)；將驅(qū)動(dòng)信號(hào)給待測(cè)試憶阻器；接收待測(cè)試憶阻器的回流信號(hào)，進(jìn)行當(dāng)前測(cè)試。由于憶阻器陣列包括多個(gè)憶阻器，容量較大，能夠處理更大規(guī)模的神經(jīng)網(wǎng)絡(luò)，且，憶阻器陣列集成于測(cè)試板內(nèi)，空間占用較小。